在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址线的长度误差需要保证在100mil以内。执行菜单命令【设计】-【规则】或者使用快捷键DR打开规则约束器，在“H

​ 网格的设置有利于放置元件及绘制导线的对齐，已达到规范和美化设计的目的。