在PADS设计流程中，原理图（Logic）与PCB（Layout）的同步是关键环节。传统网表发送与现代动态关联两种方式各有适用场景，掌握其核心操作可大幅提升设计效率。

一、网表发送：基础同步方式

1. 操作前提

封装一致性：确保Logic中所有元件的PCB Decal名称与Layout库中完全一致（包括大小写和空格）。

DRC检查通过：在Logic中执行Tools > Verify Design，修复所有未连接引脚、网络冲突等错误。

2. 发送步骤

导出网表：

在Logic中点击File > Export > Netlist，选择保存类型为.net或.asc。

在导出设置中勾选：

Include Part Numbers（输出元件值）

Output PCB Decal Names（输出封装名）

输出格式选择PADS Layout或HyperLynx。

导入网表到Layout：

打开Layout软件，点击File > Import，选择导出的网表文件。

若导入失败，检查输出窗口的错误日志（如缺失封装、未连接引脚等）。

3. 适用场景

跨版本同步：Logic与Layout版本不一致时，网表是通用桥梁。

离线协作：无直接网络连接时，通过文件传递实现同步。

二、动态关联：高效同步方式

1. 核心机制

通过ECO（Engineering Change Order）机制实现双向同步，无需手动导出/导入网表。

2. 操作步骤

建立初始关联：

在Logic中点击Tools > PADS Layout Link，弹出关联对话框。

在首选项标签页勾选：

对比PCB封装分配

元件

网络

在设计标签页点击发送网表，将原理图数据发送到Layout。

后续同步：

正向注释（原理图→PCB）：

在Layout中点击Tools > ECO Compare。

选择原理图文件（.sch）作为设计源，生成ECO文件并应用变更。

反向注释（PCB→原理图）：

在Layout中修改元件参考标号或网络名称后，通过ECO文件将变更同步回Logic。

3. 关键设置

ECO选项：在ECO Compare Setup对话框中勾选：

Include Rules to ECO（包含设计规则）

Run ECO to PCB（自动应用变更）

差异报告：生成文本报告，明确列出添加/删除/修改的元件和网络。

4. 适用场景

频繁修改：原理图设计阶段需多次调整时，动态关联可避免重复操作。

团队协作：多人分工时，通过ECO文件传递变更，减少版本冲突。

三、常见问题与解决

1. 网表发送失败

原因：封装名不匹配、DRC错误未修复。

解决：

在Logic中检查元件属性（右键元件→Properties > PCB Decal）。

重新运行DRC检查并修复错误。

2. 动态关联报错

原因：ECO文件版本不兼容、网络名称冲突。

解决：

确保Logic与Layout版本一致。

在ECO Compare对话框中手动调整网络名称映射。

3. 元件堆积在原点

原因：未执行分离操作或布局约束未设置。

解决：

在Layout中点击Tools > Separate Parts分散元件。

通过Setup > Design Rules设置布局约束（如区域、间距等）。

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