做过PCB设计的朋友，应该都遇到过这种让人抓狂的情况：DRC检查全绿了，满心欢喜地点了自动布线，结果弹出个"布线失败"。资源利用率明明才70%，怎么就布不下去了？

说实话，这个问题我也踩过坑。今天就掰开揉碎聊聊，到底哪里出了问题。

很多人以为DRC（设计规则检查）过了，布线就是板上钉钉的事。这个认知其实有偏差。

DRC检查的是最基本的电气规则——间距够了、过孔不碰线、焊盘能放下。但它不会告诉你：这板子能不能真正布通。

举个例子，你设置了3mil的线间距，DRC会老老实实说"没问题"。但实际上在BGA扇出区域，3mil间距加上你选的0402阻容封装，局部密度早就爆表了。这种情况下DRC全绿，自动布线却卡死在某个犄角旮旯，太正常了。

核心问题在于：DRC是静态检查，布线是动态过程。

板子整体资源利用率70%，听起来挺宽裕。但问题往往出在"平均数"这三个字上。

做过高速板都知道，数据总线往往集中在板子某个区域。这些地方走线密密麻麻，换层频繁，而其他区域可能空空荡荡。平均下来资源没满，但局部早就堵死了。

这种情况尤其容易出现在DDR布局不当时。内存颗粒堆在一起，数据线不得不从同一个区域进出，扇出区的过孔密度直接拉满。我见过好几个项目，明明整板过孔使用率才60%，但CPU周围的过孔已经塞到了90%以上。

建议在布局阶段就关注走线密度分布，别等到布线阶段才发现这里走不通。

这个坑主要是BGA封装的扇出没做好。

拿常见的BGA封装来说，芯片下方的扇出孔是整个布线系统的"咽喉"。如果扇出时没留足余量，或者阻容摆得太近把通道堵了，后续的线根本进不去。

有些人喜欢把滤波电容紧贴着BGA摆放，觉得这样信号完整性更好。道理是没错，但前提是你的扇出规划要跟上。电容挡住了出线的路，芯片下方的走线空间就被压缩了。

合理的方式是：先规划好扇出方向，把关键走线的出脚位置空出来，电容可以放到背面去。实在要放在同面，也要给走线留出至少2-3排过孔的通道宽度。

过孔占用的空间比你想象的大。

拿常见的8mil反焊盘过孔来说，从焊盘引出来到走线区域，过孔本身和周围的Clearance要占掉不小面积。如果你全程用通孔，过孔Stub在高速信号上还会引入阻抗不连续。

我的经验是：布线密度高的地方，尽量用盲孔或者埋孔。成本确实会上去，但能显著改善布线通过率。

如果板子层数有限，那就在叠层设计时把阻抗控制层的厚度规划好，减少Stub长度。或者在布线完成后，对关键高速信号做背钻处理。

有时候问题出在自己设置的设计规则上。

举个例子，你设置了6mil的间距和6mil的线宽，DRC当然不会报错。但到了实际布线环节，6mil的间距在多层板中层间对准误差稍大一点，就容易出问题。工具为了避免DRC报错，可能会绕很远很远去找"安全路径"，最后绕不出来。

适当收紧设计规则（比如间距改到8mil）反而能让布线更顺畅。因为工具在初始布放时就会选择更优的路径，而不是先乱走再回头。

设计规则不是越宽松越好，有时候保守一点更稳妥。

很多人喜欢把布局做完就交给自动布线器，觉得工具能搞定一切。说实话，稍微复杂点的板子，这想法有点天真。

在自动布线之前，手动规划一下关键信号的走线路由非常有必要。比如：

• 哪些信号必须走表层、哪些必须走内层
• 高速信号的打孔位置和大致方向
• 电源平面的分割边界

把这些先定下来，自动布线器就不是在"大海捞针"，而是在"按图索骥"。成功率会高很多。

我习惯的做法是：先手动布通20%-30%的关键信号（时钟、电源、主要数据线），然后再跑自动布线器完成剩余部分。费点时间，但避免了反复调整。

如果你现在正在被这个问题困扰，可以试试这几个步骤：

第一，打开布线密度热力图。主流EDA工具都有这个功能，哪里布线最拥挤一目了然。找到最密集的区域，针对性优化。

第二，检查扇出是否合理。特别是BGA封装下方，有没有被电容挡住的通道。

第三，适当调整设计规则。间距和线宽在满足要求的前提下收紧一点，给布线工具留出更多选择空间。

第四，分步布线。先布关键信号，再布普通信号，最后处理电源和地。

DRC全绿但布线失败，本质上是因为工具只能检查规则，无法替你做空间规划。板子能不能布通，和布局、扇出、层叠、规则设置都有关系，需要在设计前期就整体考虑。

下次遇到这个问题，别急着调整布线参数，先看看布局是不是埋了雷。