调试嵌入式系统时，经常遇到示波器探头刚碰到晶振引脚，单片机直接触发复位，完全抓不到晶振波形。问题不是晶振本身故障，是探头的负载效应干扰了振荡回路的正常工作。1. 探头负载破坏谐振普通无源探头的输入电容通常有10到15pF，直接并联在晶振引脚

用手一摸就活，松开就挂。这不是玄学，是你的板子在求救。1、人体到底干了什么？人体是一个约100pF的电容，同时对大地有寄生耦合。你的手一放上去，相当于给电路并联了一个去耦电容，同时给浮空节点提供了参考地。原本振荡的电路被压住了，原本悬空的引

总线信号完整性是高速数字设计的命门。终端电阻选并联还是串联，直接决定信号质量与功耗。而肖特基二极管，正在成为传统电阻方案的强劲对手。1、并联终端：简单但费电在接收端并联电阻到地，使输入阻抗等于传输线特征阻抗Z0，反射被完全吸收。信号以满幅度

多路复用器一切换，输出端就冒出ns级电压尖峰，幅值可达50至200mV。罪魁祸首就是电荷注入。不搞定它，16位ADC读出来可能只剩12位。1、毛刺从哪来？模拟开关由并联的NMOS和PMOS构成。控制信号跳变时，栅极-漏极寄生电容CGD将电荷

STM32功能强大，但硬件层面的细节若忽视，轻则通信异常，重则芯片烧毁。这份清单，是无数踩坑后的硬经验。电源：一切的根基每组VDD、VSS管脚间必须并联100nF去耦电容，尽量靠近管脚。VDDA与VSSA之间额外加10uF和10nF两颗电容

运放自激的本质是反馈回路相位与增益的“恶性循环”。通过环路补偿、布局优化和合理选型，可有效打破自激条件。1. 环路补偿：打破自激条件反馈端并联电容（Cf）在反相放大器的反馈电阻（Rf）上并联小电容（0.1pF-100pF），产生相位超前，抵

电源纹波是ADC转换的“隐形杀手”，会通过直接叠加噪声、压缩动态范围、破坏线性度等方式影响精度，还可能间接引发时钟抖动和温漂。工程师可采用以下方法来降低电源纹波。1. 优化电源设计滤波电容：在ADC电源引脚附近并联去耦电容（如0.1μF陶瓷

在电路设计里，多电容并联本想改善电源完整性，可反谐振峰却可能冒出来捣乱，影响电路性能。下面就说说抑制它的办法。1、合理选电容值别瞎选电容值，要让各电容的谐振频率错开，别都堆一块儿，这样反谐振峰就没那么容易形成。2、优化布局电容摆放位置有讲究