2026-09-16 14:47:34
JTAG只断一颗器件，整条链也可能扫不出来
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2026-09-04 14:59:30
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128级移位寄存器，综合后只占几片LUT
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2026-09-03 10:59:09
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同样是选择逻辑，if为什么可能比case更慢？
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2026-09-02 11:30:23
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写给技术人的深度学习芯片加速器指南：从 GPU 到 TPU 再到 FPGA
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2026-09-01 14:49:00
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写给技术人的深度学习芯片加速器指南：从 GPU 到 TPU 再到 FPGA
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2026-09-01 14:49:00
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组合逻辑少写一个敏感信号，仿真结果就会失真
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2026-09-01 14:38:39
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多位总线各打两拍，数据仍可能拼错
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2026-08-31 15:15:00
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凡亿教育与至芯科技签署合作协议，推动电子信息产业人才培养合作
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2026-08-31 09:29:34
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用与门关时钟，为何会多出窄脉冲？
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2026-08-28 11:11:43
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JTAG下载成功，FPGA断电后为何又空了？
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2026-08-27 11:03:15
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MIG系统时钟和参考时钟为何不能混用？
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2026-08-26 11:18:18
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状态机编码没错，输出为何还会冒窄脉冲？
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2026-08-25 11:33:30
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时序原本通过，加上时钟不确定度为何违例？
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2026-08-22 11:19:55
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case少写default，为何综合出锁存器？
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405 浏览
2026-08-21 10:50:20
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普通寄存器只打一边沿，DDR数据为何会丢一半？
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2026-08-20 11:25:27
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代码不长，组合逻辑为何还是跑不快？
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2026-08-19 10:55:49
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复位网扇出很大，为何布局后更难收敛？
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2026-08-18 11:34:01
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