跑完SI仿真，眼图闭合——这是高速设计中最常见的噩梦。但闭合的根源，往往不是单一因素，而是板材与长度的共同"合谋"。先看一组关键数据以5英寸差分走线、10GHz信号为例：差距接近一倍。怎么判断是谁的锅？看频率-损耗曲线的交叉点。1GHz以下

电阻加大了，波形还是乱跳。问题不在电阻，而在你看不见的地方。1、振荡的本质驱动走线的寄生电感L，与MOS管栅极寄生电容C，构成LC谐振回路。公式很直白：当驱动电阻 R < 2√(L/C) 时，电路处于欠阻尼状态，振荡必然发生。你调电阻没用，

补偿网络选对了类型，板子画错了照样振荡。Type II和Type III的元件数量不同，对走线的敏感程度也完全不一样。1、元件数量决定布局复杂度Type II只需要一个电阻、一个电容、一个小电容，三个元件集中在运放周围就能搞定。Type I

反馈走线远离电感，这是基本常识。但很多人忽略了另一个坑：走线虽然绕开了电感，却跨过了地平面的分割缝隙。结果噪声没躲掉，反而自己送上门。1、绕开电感是对的，但不够电感是开关电源最强的噪声源。反馈线远离电感，避免直接耦合，这个思路完全正确。但反

板子冒烟，十有八九不是芯片的锅，而是过孔没打够。大电流路径上，过孔数量不足是新手最常踩的坑。1、过孔为什么是瓶颈？单个过孔的导电截面积远小于同宽走线。0.3mm孔径过孔，1oz铜厚，温升10°C时载流仅约1A。实际安全值还要打五折，约0.5

电源平面一分割，缝隙就成了EMI的"天线"。很多工程师只关注电压隔离，却忽略了缝隙长度对辐射的致命影响。1、缝隙为什么是EMI杀手当信号走线跨越电源平面的分割缝隙时，回流路径被迫绕行。环路面积急剧增大，直接后果是辐射发射飙升。实测数据很残酷

热插拔一瞬间，电流从50A跌到0A只需几十纳秒。这剧烈的di/dt会在走线电感中激发出数十伏的电压尖峰。问题来了：这个尖峰，是TVS先扛，还是电解电容先扛？1、答案很明确：TVS先扛原因在于响应速度的量级差异。TVS的响应时间小于1纳秒，基

等长不等于等延迟，抖动和Skew不算清楚，系统随时崩盘。1、抖动是时间轴上的心跳不齐随机抖动来自热噪声，服从高斯分布；确定性抖动来自串扰和电源噪声。普通晶振抖动约正负50ps，10Gbps接口中足以让眼图闭合。2、Skew是空间上的到达不同

时钟信号一旦扇出，阻抗失配带来的反射会让抖动飙升，系统随时可能失步。匹配不是选做题，而是必答题。核心矛盾：一驱多，阻抗怎么配？时钟缓冲器将一路时钟复制成多路，每路走线都是一条独立的传输线。特征阻抗单端50欧姆，差分100欧姆。若不匹配，反射

高速ADC是模拟和数字的交界点。数字输出走线的开关噪声一旦串入模拟输入端，SNR直接雪崩。隔多远才安全？不是越远越好，而是有明确的工程准则。1、干扰是怎么发生的高速ADC数字输出翻转速率可达数百Mbps，沿走线产生强烈的电磁辐射。模拟输入端

很多工程师把包地当作时钟布线的万能药，但包地没做好，不仅没用，还可能让EMI更糟糕。1、包地的本质是什么？包地是锦上添花，不是雪中送炭。它的核心作用是提供低阻抗回流路径和电磁屏蔽。但这一切的前提是——你得有一个完整的地平面。没有完整地平面，

谈串扰，所有人第一反应是拉大间距。但在高速数字电路中，相邻层走线的相对方向，对串扰的影响远超间距。这个被忽视的变量，才是真正的幕后推手。1、平行比正交多出多少串扰2、当相邻层走线平行时，电场耦合面积最大，互感最强，近端串扰可达信号幅度的15

时钟是数字系统的心脏。一旦时钟走线跨过分割的参考平面，回流路径被强行切断，抖动便随之而来。这不是玄学，是物理。1、跨分割为什么会引发抖动？高速时钟信号的返回电流紧贴参考平面流动，形成最小环路。当走线跨越地平面分割槽时，回流电流被迫绕远，环路

DDR5已不是"高速设计"，而是"极限设计"。6400MT/s的速率下，一个位周期仅156ps，1mm走线就带来6~7ps延迟。很多工程师盯着等长不放，却忽略了真正的杀手——参考平面。1、等长：只是入门门槛DDR5的等长要求确实严苛。数据组

TIA电路仿真稳如老狗，一上板就振荡。十有八九，是你漏了那颗几pF的反馈电容。1、为什么会振荡光电二极管有结电容，运放输入端有共模电容，PCB走线还有寄生电容。这些电容和反馈电阻Rf构成极点，产生相位滞后。当环路增益在相位达到180度时仍大

公式没算错，元件值没选错，但实测截止频率和理论差了几十倍。问题大概率出在你没算进去的寄生电容上。1、寄生电容从哪来？PCB走线本身就是电容。两根平行走线，间距1mm、长度10mm，寄生电容约0.2pF。看着不起眼，但如果你设计的是100kH

你以为把AVDD和DVDD分开供电，噪声就挡住了？太天真。共模噪声从来不走正门，它专挑你忽略的缝隙钻。噪声到底从哪串过来的第一条路：地线阻抗。1cm长、10mil宽的PCB走线就有约50mΩ电阻。数字电路瞬间抽取100mA电流，地弹噪声高达

画线时走线自己拐弯、推开旁边的线，想走直线却被迫绕行。关掉DRC照样推，开着DRC更卡。问题不在DRC，在推挤模式。1、根源：推挤模式在作祟AD的交互式布线默认启用了Push Obstacles模式。你每画一根线，它就自动把周围的走线、过孔

原理图改完点更新PCB，结果走线全部消失，焊盘还在线没了。这不是AD出bug，是你跳过了ECO，直接暴力覆盖了。1、走线为什么会消失？AD默认有两种更新方式：直接覆盖（非ECO）：原理图直接改写PCB，不管你原来画了什么，全部按原理图重来。