凡亿专栏 | CMOS电路如何消除Latch up效应?
CMOS电路如何消除Latch up效应?

Latch up效应是CMOS电路中常见的故障之一,但很多小白遇见这种问题都不知道如何解决,所以今天本文主要讲讲如何消除Latch up效应,希望对小伙伴们有所帮助。

Latch up简单来说,是指在CMOS晶片中,在电源Power VCC和地线GND(VSS)之间因为寄生的PNP和NPN双极性BJT互相影响而产生的低阻抗通路。

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一般来说,很多工程师是通过下列方法来消除Latch up效应:

1、版图设计时

①为减小寄生电阻Rs和Rw,版图设计时采用双阱工艺,多增加电源和地接触孔数目,加粗电源线和地线,对接触进行合理规划布局,减小有害的电位梯度;

②避免source和drain的正向偏压;

③使用Guard ring: P+ ring环绕 nmos并接GND;N+ring 环绕pmos并接VDD,一方面可以降低Rwell和 Rsub的阻值,另一方面可阻止载流子到达BJT的基极。如果可能,可再增加两圈ring;

④4Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值;

⑤使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos和-nmos之间以降低引发SCR的可能;

⑥除在I/O处需采取防Latch up的措施外,凡接I/O的内部 mos也应圈guard ring;

⑦I/O处尽量不使用pmos(nwell)。

2、工艺设计时

降低寄生三极管的电流放大倍数:以N阱CMOS为例,为降低两晶体管的放大倍数,有效提高抗自锁的能力,注意扩散浓度的控制。为减小寄生PNP管的寄生电阻 Rs,可在高浓度硅上外延低浓度硅作为衬底,抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数;

具体应用时:使用时尽量避免各种串扰的引入,注意输出电流不易过大。

器件外部的保护措施:低频时加限流电阻(使电源电流<30mA)·尽量减小电路中的电容值。(一般C<0.01uF)

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