cadence17.4版本，PCB和原理图交互的时候，ORCAD capture 周期性的卡顿、卡死问题，具体表现为：布局、布线的时候每次在PCB中旋转对象，原理图便来回跳转，多次交互则卡顿，再多几次则卡死，关联对象只选了“part”也没用

AD20版本，在PCB输出BOM的时候，有器件漏掉的吗？就是本来PCB里面，是可以看到L1 C8的，但是输出的BOM就是没有，但是AD16就有，然后我在AD20的界面下，直接复制一个L1出来，位号变成是L4，这时候输出BOM的时候，就看到了

在AD多通道设计中SA模块与SAA模块分别复用36通道，其中5个功能脚需要一对一相连，按照原理图绘制后所有通道都连在一起，RF（1-36），gpio1/2/3（1-36）。但是gpio 4又一一对应。 请问一下各位

上面是我自己用四个二极管搭建的乔接全波整流电路，可是就是不知道为什么，整流出来之后的波形，还是半波整流的效果

Cadence Allegro SPB OrCAD 16.6 没有capture cis的功能，打了最新补丁也没有。

做到PCB布局回头看的时候发现原理图有的器件的网络标签变成了这样，是我操作了什么吗

为什么都是接线，有的地方有节点，有的没有

PADS 9.5导出CAM文件时，打开CAM350检查geobeo文件时，出现H开头的位号丝印没有导出，但是PCB文件里是有这个位号的，这是为什么？

各位老师，AD在异形拼板的时候会把板子之间的空隙认为是板子的一部分3D变成,紫色的是机械1层，按理说这里应该是切割掉的，是不是我少了什么切割线？

room转化时后出现这个报错，怎么解决？

大功率无刷电机驱动，PCB铺铜的载流能力如何评估，有没有固定的一套计算公式，求解

点击曲线图后报错，环境变量已配置，env文件已配置，求解决原因。

请问allegro中走线等长设计，是看下面那个参数？

请问，7吋RGB888显示屏（分辨率800*480，像素时钟频率33MHz)在和MCU （STM32F429IGT6）连接时，对显示屏的数据线和时钟线 PCB 设计有什么要求？谢谢。

RT

各位大佬，想请问allegro软件17.4版本怎么设置抓取命令，如抓取via或者pin等

在PCB布局的时候找不到GND网络，请问怎么解决？

3D 为啥不能显示绿油呀

求助大佬们！AD如何把Via加入到传播延时计算