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凡亿专栏 | 史珊-第三次作业-百兆网口模块的pcb设计
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史珊-第三次作业-百兆网口模块的pcb设计
PCB Layout
2023-09-28 14:45:20
879
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时钟信号需要包地处理
差分等长误差控制在+-5mil
rx和tx都需要等长处理需要建立等长组
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答：对于PCB上某些DRC，是可以忽略，可以通过Waive DRC将此DRC隐藏。第一步，在Find选项卡中勾选DRC errors；第二步，然后将光标移动到DRC附近，右击选择Waive DRC，如图5-202所示；
2021-03-15 17:32:45
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差分等长误差控制在+-5mil
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