在高速数字电路设计中，工程师可能会碰见“假时钟”现象，该现象可在逻辑电平边界处制造虚假跳变，轻则引发数据采样错误，重则导致系统时序崩溃。所以下面了解下假时钟。

1、假时钟是什么？

假时钟指时钟信号在逻辑阈值（VIL/VIH）附近发生非预期电平跳变，具体表现为：

虚假边沿：在时钟有效沿（上升沿/下降沿）之外产生额外跳变

电平抖动：信号在逻辑0与逻辑1之间反复震荡

占空比失真：高/低电平持续时间异常，破坏时序约束

2、假时钟现象为什么会出现？

3、假时钟能带来什么危害？

时序灾难：在FPGA/ASIC中引发建立/保持时间违规（Setup/Hold Violation）

数据污染：ADC采样时注入假脉冲，导致测量值偏离真实值

电磁干扰：假时钟边沿产生高频谐波，辐射超标风险激增

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