最近写的几个 ADC 都是 SAR 构架以及高分辨率的内容，其实我还有一个对AD4630-24 的解读，是根据数据手册和论文来写，不过被来自 LT 的2M SAR 构架ADC-LTC2380 这个给抢了风头。AD4630-24 内部架构与技术分析.ISSCC 论文版  这个是学术的版本LTC2500-32 来自 LT 的怪兽级ADC 这个也是算这个系列的如何一边保持 SAR·ADC的快速信号跟踪又一边兼顾△∑ ·ADC的精准 这个是为什么要这样设计，解决了两个 ADC 架构的痛点。如何一边保持 SAR·ADC的快速信号跟踪又一边兼顾△∑ ·ADC的精准.补篇  这个是加入了一点理论的内容。新型SAR ADC架构-LTC25xx 的设计之道 这篇是解密老 LT 的设计奥秘。为什么写这么多，就好像数学里面的中值定理一样，技术不是突然爆发的，而是慢慢完善的，这样设计不是头脑发热，一定在数学，物理或者信息学的各种角度都解释通的，技术需要时间，需要积累，这也是我为什么写这么多文字的原因。就是这个其貌不扬的小家伙儿了一、SAR ADC内部架构AD4630 - 24是高精度逐次逼近寄存器（SAR）ADC，每通道有内部电容数字转换器阵列和比较器，通过二进制搜索逐步逼近输入电压。为实现24位分辨率，内部元件经高度匹配和校准，在 -40°C 至  125°C范围内积分非线性（INL）最大仅 ±0.9 ppm，24位时无失码，电容DAC和比较器有极高线性度和稳定性，满量程差分输入范围为 ±(65/64)×VREF且不失码。其双通道架构可同时对两个信号采样，每个通道有独立采样/保持电路和24位SAR转换器，支持全差分或单端输入，宽共模范围简化前端电路设计。为达2 MSPS采样速率，采用高速比较器和优化SAR控制逻辑，24位逐次逼近转换在极短时间内完成，500 ns周期内有较长采集时间，无数字滤波流水线延迟，转换后立即输出有效数据，适合高速控制环路等应用。还集成Easy Drive输入结构，包括预充电采样电路和长采集相位，降低驱动难度，使ADC核心在高频下可靠工作并保持精度，综合架构改进后在每通道2 MSPS时典型信噪比105.7 dB、总谐波失真 -127 dB。二、信号处理机制（一）内部数据处理流程AD4630 - 24完成SAR模数转换后，数字结果有可选后端处理，默认输出为差分输入对应的24位二进制补码代码。一般来说，有负号的时候，都这样处理根据配置，可输出8位共模电压代码附加在差分结果后，如输出16位差分  8位共模的24位数据格式，或输出完整24位差分  8位共模的32位格式。每个通道有独立数字校正功能，包括数字偏移校正（可加减24位偏移量）和数字增益调整（16位系数，范围0～1.99997）以补偿系统误差或缩放输入范围。还集成可编程平均滤波器（块平均SINC1数字滤波器），启用时连续2^N个采样被平均，输出32位结果，有意义30位表示平均值，第31位为过载标志，第32位为同步标志。通过设置抽取比N = 1～16，可进行2至65536点平均，降低输出数据率同时将等效分辨力扩展至30位，动态范围最高提升至约153 dB。（二）低噪声优化技术模拟前端采用全差分输入结构和宽共模范围设计，利用ADC共模抑制减小共模噪声影响，输入范围覆盖整个 ±VREF而不致饱和。采样电容约58 pF配合开关电阻约37 Ω构成单极RC滤波器，输入带宽约74 MHz，内部滤波滤除部分高频噪声，较大采样电容降低热噪声（kT/C），本底噪声非常低，典型有效噪声约17.7 µV_rms，对应在5 V参考电压下约105.7 dB信噪比。借助Easy Drive架构，前端驱动所需带宽和电流降至较低，预充电和长采样时间使可选用低功耗、低带宽放大器及较大输入电阻和小电容RC滤波，进一步滤除噪声、减轻驱动负担。数字域块平均滤波降低噪声，对多个样本取平均，随机噪声按 √(抽取点数)降低，极限情况可将动态范围从106 dB提升到153 dB左右。所有模拟和数字降噪措施确保AD4630 - 24在2 MSPS下有极低噪声和优异精密测量能力。（三）数字滤波与数据格式转换可编程块平均数字滤波器（SINC1）重要，启用后ADC内部累加2^N个连续样本并输出平均值，用户可选择N = 1到16对应不同抽取比，平均后输出32位格式，含30位平均结果及OR和SYNC状态位，有效输出速率为原始采样率fCNV/2^N。除平均滤波，还支持多种输出数据打包格式，如模式寄存器设置决定输出仅为纯24位差分代码，或在16位截断差分后附加8位共模码，共模输出提供输入共模电压数字监测，每码对应VREF/256，范围0～255表示从0 V到满参考的共模值。内部偏移和增益调整寄存器允许用户在输出阶段对数据进行线性校正或缩放，所有数字处理功能在ADC内部完成，减轻后端微控制器运算负担，确保不牺牲精度前提下提供多样化数据输出选项。三、时序优化设计（一）采样/保持电路工作机制模拟前端有改进型采样保持电路，每个差分输入（IN 和IN–）有独立采样电容，采集相位跟踪各自引脚电压。采集阶段（转换间隔），开关导通，约58 pF电容通过约37 Ω开关电阻连接到输入，引脚看到等效负载。当发出转换开始脉冲（CNV上升沿）后，开关断开，进入转换阶段，采样电容对输入电压进行保持，ADC内部对保持电压执行逐次逼近转换，同时BUSY信号指示忙碌状态。由于采用真正同时采样结构，两通道采样保持同步进行，无通道间延迟，且采样保持不产生流水线延迟，每次转换结果直接对应最新一次采样，对高速闭环系统有利。（二）预充电与降低采样误差为改善高速采样下驱动负担，引入预充电缓冲机制。每次转换完成后、下一次采样开始前，内部电路将采样电容预充电至前一次采样时电压。新一轮采样开关闭合时，电容上电压接近输入电压，电荷“踢回”显著减小，仅需很少电荷来自输入即可跟踪新信号，模拟输入流过微安级电流（直流输入时约0.6 µA@2 MSPS），远低于传统SAR ADC，驱动放大器瞬态电流大为减小。预充电配合较长采集时间（因ADC核心更快转换速度），使输入信号有充裕时间在采样电容上定准到24位精度，减小采样不完全导致误差。AD4630 - 24具有快速转换/长采集特性，转换相位短，采集相位时间长，降低对驱动放大器建立时间要求，使其在每次采样时误差收敛至0.000006%量级（24位LSB约0.06 ppm），系统可选用带宽更低放大器和更大RC滤波器而不会因采样过快引入明显误差。（三）提高转换速率并降低误差通过预充电和延长采集策略，在保证精度同时实现高速转换。预充电减小采样瞬态误差和驱动电流需求，长采集时间确保前端信号充分稳定。即使在2 MSPS全速运行时，每次转换驱动误差和残留电荷微乎其微，维持接近理想24位性能指标（如无失码、±0.9ppm INL）。在高速多路复用应用中，大幅度输入步进需充分建立时间，AD4630 - 24设计考虑这点，要求驱动和输入电路对满幅阶跃在一个采样周期内24位级建立，确保高速扫描时获得准确转换结果。总之，通过优化采样保持电路和时序，使转换速率和精度达到平衡，在2 MSPS高吞吐下保持极低采样误差和稳定输出数据质量。四、基准电压管理（一）内部基准缓冲与稳压需要外部提供参考电压（4.096 V～5 V），片上集成高精度基准电压缓冲器隔离参考源与ADC电路。外部参考接入REFIN引脚后，由内部缓冲器驱动ADC的参考节点（REF），缓冲器输入阻抗极高，典型输入电流仅5 nA，多个ADC可共享同一基准几乎不增加负载，可在REFIN和参考源之间加入RC滤波（如100 Ω与≥10 µF）滤除噪声不影响参考精度。缓冲器输出端（REF引脚）内部并联2 µF电容，提供理想参考去耦，高速转换时SAR电容阵列抽取/回馈电荷，2 µF电容迅速供应电荷保持参考电压稳定，外部参考因缓冲隔离几乎不受动态影响。当AD4630 - 24满速运行时，参考引脚电流仅约1.8 µA，内部缓冲能快速响应参考电流瞬态变化保持参考电压不偏移。实验表明，若参考驱动REFIN由内部缓冲承担，能平稳处理瞬态，若追求极限增益精度，可禁用片上缓冲直接用外部基准驱动REF引脚，此时REF引脚电流仍很小（<2>（二）24位精度下的低漂移高稳定性高分辨率ADC对参考微小变化敏感，AD4630 - 24参考设计在硬件和时序上优化。一方面，内部缓冲器为精密运放设计，有料和偏置补偿实现低温漂和低失调，保证参考传输准确。另一方面，在ADC空闲与激活切换时，通过特殊电路保持参考稳态。ADC进入低功耗关断时，内部自动关闭基准缓冲，但接通500 Ω旁路，将REFIN暂时直连REF电容，使2 µF参考电容在关断期间被慢慢充电维持接近满电压。退出关断时参考电压无需从零充电，约30 µs内恢复稳定并达满精度要求。这种“保持充电”策略避免长时间关断后参考输出漂移冲击。结合推荐低漂移外部基准源（如ADR4550/ADR4540），整个参考系统在温度、电源变化下均表现出极高稳定性，确保AD4630 - 24发挥最高精度性能。五、功耗优化策略（一）低功耗实现（2 MSPS条件下）尽管提供高达2 MSPS吞吐和24位精度，每通道功耗仅约15 mW（2 MSPS时）。得益于SAR架构按需工作特性，在每次转换完成后立即进入待机状态，大量内部电路断电休眠，直到下一次触发开始。转换期间功耗达峰值，结束后进入待机，电流消耗降至活动时20%以下，保持运行仅有少数关键电路（如基准缓冲器等）确保精度。这种内部自动“占空比”供电方式极大降低平均功耗，使ADC全速运行时只是间歇性耗能。（二）电源管理策略除工作循环优化，还提供显式省电模式。用户可在不需要连续转换时将器件置于关断模式，通过寄存器设置OPERATING_MODES = 0x3。关断模式下，绝大部分电路关闭，包含参考缓冲在内模块暂停工作，器件电流典型值降至10 µA以下。为快速恢复，在关断时保持参考电容充电（通过500 Ω旁路），因此重新启动转换时无需等待参考建立，30微秒内即可恢复满精度输出。这种设计保证在按需采集数据流应用中，ADC可长时间休眠节能，偶尔唤醒抓取高速数据而无需牺牲性能。此外，模拟和数字供电分离（模拟5V左右，数字1.8V），兼容低至1.2 V的IO电平，减少数字接口功耗。灵活的Flexi - SPI接口允许使用多个数据输出线和低速时钟传输，在高速输出大量数据时降低IO切换损耗。ADC功耗也与采样速率成正比降低，如在500 kSPS时每通道约5 mW，在10 kSPS时仅1.5 mW。用户可根据实际带宽需求调整采样率节省能耗，无需更改硬件。综上，凭借智能时序电源管理和高效电路设计，在保持2 MSPS、24位性能同时，将功耗降至每通道毫瓦级，为精密数据采集系统提供高性能与低功耗兼顾解决方案。这么好的芯片自己设计功力是不够的，如果有官方评估板来测试就更好了。这么好的芯片，全网也没有几个像样的解读，我必须补上；各位看官，看的开心请转发，让我更有动力创作。写于南昌舒服的夜晚 南昌

https://www.analog.com/media/en/technical-documentation/data-sheets/ad4630-24_ad4632-24.pdf