时钟电路是电子设备的“心跳源”，而电容则是这个心跳的“稳压器”。容值选不对，时钟易抖动、信号易失真。本文直击核心，教你如何避开电容容值的“暗坑”。

1、频率匹配原则

低频时钟（<10MHz）：10pF~100pF，兼顾稳定性和成本。

高频时钟（>100MHz）：<20pF，降低寄生电感影响。

2、晶体类型决定容值

无源晶体：负载电容需匹配（Cl= (C1×C2)/(C1+C2) + Cs）。

有源晶振：内置电容，外部仅需0.1μF滤波电容。

3、布局优化

电容靠近晶体引脚，走线短且粗，减少寄生参数。

避免地弹噪声，电容地与芯片地单点连接。

4、容值偏差控制

精度选型：±5%或±10%，避免温漂导致容值漂移。

温度补偿：选NPO/COG材质，温度系数<±30ppm/℃。

5、容值选错的后果

①容值过大

启动时间变长，甚至无法起振。

高频下等效电感增加，谐振点偏移。

②容值过小

负载能力不足，时钟信号幅度低。

抗干扰能力差，易受电源噪声影响。

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