在进行高速PCB设计的过程中，常常会遇到一个挑战，那就是高速信号的时序匹配问题。为了确保信号的同步到达，设计者需要对特定的高速信号组进行等长设计。手动进行这样的操作可能会非常繁琐且容易出错。凡亿skill工具中包含了一个非常实用的功能，即“布线-创建match_group”。通过这个功能，设计者可以轻松地根据已经创建好的“net group”或者“bus”来快速生成器件到器件之间的等长组。这样一来，不仅提高了设计效率，还减少了因手动操作导致的错误，确保了高速信号传输的精确性和可靠性。

自动创建match_group的情况分为两种，一种为信号创建为“net group”之后再去自动创建match_group；另一种为信号创建“bus”之后自动创建match_group。17.4及更高版本推荐使用前者。

1、net group后创建match group

1）以创建DDR数据线D0-D7一组为例，点击Allegro Constraint Manager中的“Physical”选项栏中的“All Layers”选项展开所有网络如下图1-1所示。并在所有网络中将数据线D0-D7的所有网络选中，鼠标右击选择“Greate”分栏中的“Net Group”选项如下图1-2所示，在弹出的“Greate NetGroup”对话框内设置对应组名称“DDR_D0-D7”,设置完成之后点击”OK”选项如下图1-3所示。那么数据线D0-D7Net Group组创建完成。

2）创建Net Group完成之后回到pcb设计界面执行菜单命令“FanySkill-布线-创建Match Group”选项如下图1-4所示激活功能命令，或者在“Command”框内输入快捷键命令“ACC”如下图1-5所示也可激活命令。

3）命令激活之后在弹出的“自动创建Match Group对话框内，选择需要创建等长的Net Group组；继而在“From”、“To”中点击选择高速信号从哪个器件到哪个器件等长如下图1-6所示。在“Match Group Name”中设置对应等长组名称；“误差”中设置等长组误差如下图1-7所示。设置完成之后点击“Greate”选项即可。

4）Match Group组创建完成之后回到Allegro Constraint Manager中可以检查下是否创建成功，如下图1-8所示可以看到已经创建完成。

2、bus后创建match group

1）执行菜单命令“Edit-Properties”如下图1-9所示，命令激活后“Find”面板只勾选“Net”如下图1-10所示。然后鼠标右击选择“Temp Group”选项如下图1-11所示，将需要创建为BUS的网络进行选中如下图1-12所示。

2）网络选中完成之后右击选择“Complete”选项完成即可如下图1-13所示，完成命令结束之后立刻弹出“Edit Property”对话框如下图1-14所示。在其对话框内选择“Bus_Name”选项，右侧“Value”设置名称为“BUS1”即可，然后依次点击“Apply”、“OK”选项如下图1-15所示。

3）BUS设置完成之后可以去Allegro Constraint Manager中查看是否创建成功，如下图1-16所示BUS创建完成。

4）BUS创建完成之后在pcb设计界面执行菜单命令“FanySkill-布线-创建Match Group”选项如下图1-17所示激活功能命令；命令激活之后在弹出的“自动创建Match Group对话框内，选择需要创建等长的BUS组；继而在“From”、“To”中点击选择高速信号从哪个器件到哪个器件等长如下图1-18所示。在“Match Group Name”中设置对应等长组名称；“误差”中设置等长组误差如下图1-19所示。设置完成之后点击“Greate”选项即可。

5）Match Group组创建完成之后回到Allegro Constraint Manager中可以检查下是否创建成功，如下图1-20所示可以看到已经创建完成。

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