说起来你可能不信，上个月有个学员找我，说他做的一款 DC-DC 电源，EMI 测试前前后后改了 8 版都没过。换滤波器、加屏蔽罩、重新布线，连芯片都换了封装，折腾了两个月，烧了万把块打板费，最后还是超标。

他发来测试报告和 PCB 给我看，我一眼就看出问题了——他那个输入电容离芯片 Vin 脚，隔了整整 8 mm。就这一下，高频回路面积直接炸了，EMI 能过才怪。我让他把电容挪到芯片旁边，离引脚不超过 2 mm，再去测试——PASS。

这块把我坑惨了，当年第一次做开关电源的时候，原理图查了三遍都没问题，仿真结果也漂亮，结果打样出来辐射发射在 180 MHz 处超标近 20 dBμV。当时傻啊，以为加个共模电感就能解决，结果越改越乱。

很多人遇到 EMI 问题，第一反应就是加滤波。X 电容、Y 电容、共模电感，能加的都加上，个头越加越大。结果呢？传导低频段可能好一点，高频段纹波反而更大了。滤波器这东西，得配合正确的 PCB 布局才能生效，不是往板子上一接就完事的。

图1：输入回路面积对比示意图

其实真正的根源，往往不是滤波器不够，而是两个最基本的地方没做好。

第一个就是输入回路面积太大。

搞硬件的都知道，DC-DC 芯片工作时，内部 MOS 管以几十 K 到几 MHz 的频率开关。每次开关的瞬间，都会有一个高频电流从输入电容流过芯片，再回到电容。这个电流流经的路径，就叫高频回路。

根据电磁辐射公式，环路面积每减小 50%，EMI 辐射就能下降 10 ~ 15 dB。这个公式不是凭空来的——实测数据表明，仅通过将输入电容从 18 mm 缩短至 2 mm，SW 节点附近的辐射强度就能下降 15 dB 以上，振铃持续时间减少三分之二。

我见过太多 layout 工程师被结构挤压，被其他器件挤占，最后输入电容被逼到角落。但我跟你说——这个电容的位置，永远是优先级最高的。其他器件可以挪，这个位置不能让。真要调整，要么跟结构重新沟通，要么把芯片和电容当成一个整体模块来排布。

去年有个学员做车载仪表板的电源板，12V 转 5V，3A 输出。EMI 传导死活过不了 Class 3。按我说的方法把输入电容挪到芯片旁边后，传导余量直接多了 10 dB。他当时就懵了，说我调了好几天滤波器参数，结果就改了个电容位置的事。

第二个就是开关节点的 dV/dt 抑制没做好。

图2：开关节点 dV/dt 波形示意图

如果说输入回路是磁场辐射的源头，那开关节点就是电场辐射的大本营。MOS 管的 SW 引脚在每个周期内从 0 跳变到 VIN，变化速率可达几十 kV/μs。即便仅有几皮法的寄生电容，也能产生 mA 级的位移电流，通过长地环路或连接电缆形成高效辐射天线。

按我的经验，很多人只知道 SW 节点要铺小铜皮，但不知道为什么。其实本质就是减少这个节点的天线效应。铜皮面积越小，寄生电容越小，向外辐射的能量就越少。

更重要的是，这个节点的电压变化率太高了，必须加吸收电路来抑制振铃。常见的就是 RC 或者 RCD 吸收。

图3：RC/RCD 吸收电路原理图

这里给个选型的大致方向。电阻值一般选几十到几百欧姆，电容选几百 pF 到几 nF。具体数值要根据实际振铃情况调整，不是越大越好——吸收太强了会影响效率。我个人觉得，能把振铃压制在 10% 以内就差不多了，没必要追求完全消振。

RCD 吸收比 RC 多了个二极管，效率会高一些。二极管要选快恢复的，反向恢复时间尽量短，不然反而会引入新的噪声。至少对我来说，低压小功率场合用 RC 就够了，简单省事；高压大功率还是得上 RCD。

说起来还有个细节，很多人喜欢在 MOS 管下面铺完整的地平面，觉得这样散热好。但你有没有想过，SW 节点通过寄生电容耦合到地平面，相当于把整个地平面都变成了辐射天线的一部分。这个问题在多层板上尤其明显。

补充一点，有人说我做的是 LDO，线性电源，没有开关动作，是不是就没这个问题了？一样有。LDO 虽然不开关，但输入端同样有瞬态响应。当负载突变时，输入端需要提供瞬时电流，这个电流同样要走高频回路。只不过 LDO 的高频成分没有 DC-DC 那么强，问题没那么明显罢了。

其实 EMI 整改这件事，从来不是比谁加的器件多，而是比谁能把问题根源找得更准。方向不对，努力白费。就像水龙头漏水，你拿拖把拼命擦地，不把水龙头关掉永远擦不干净。

很多工程师做完整改，通过了测试，就把这个点抛到脑后了。下次画板子照样乱放，出了同样的问题再回来查。这个坑真的填一次就够了。以后画 DC-DC、驱动电路，第一件事就是把输入电容的位置定死，定完再动其他器件。

养成习惯，你会发现 EMI 整改这种事，其实没那么玄学。找对根源，一次就能搞定。

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