实验室里，示波器探头刚搭上高速信号线，波形就变了样——明明设计时好好的，眼看着过冲振铃全冒出来。

查了一大圈，最后发现元凶居然是阻抗不匹配。源端和负载端的阻抗没对上，信号在那根走线上来回弹跳，示波器看到的就是这副鬼样子。

这类问题在低速电路里基本遇不到，频率一上来，信号的边沿变陡，走线不再是一根普通的导线，而是变成了具有特定阻抗的传输线。阻抗匹配的问题也就跟着浮出水面了。

简单来说，阻抗匹配就是让信号源内阻、传输线特性阻抗、负载阻抗这三者之间达到某种「默契」的状态。

先说说特性阻抗Z0。传输线本身也是有阻抗的，这个阻抗不是常规意义上的电阻，而是跟走线宽度、介质厚度、介电常数密切相关的一个参数。对于普通的微带线，特性阻抗大概在50欧姆左右，也有75欧姆、100欧姆等不同的标准。

特性阻抗不是直流电阻，而是交流阻抗，取决于传输线的几何结构和材料特性，跟长度没关系。

当信号从源端出发，沿着传输线往负载端跑的时候，如果负载阻抗不等于特性阻抗，就会有部分信号被反射回去。这个反射的强度，用反射系数Γ来表示：

Γ = (ZL - Z0) / (ZL + Z0)

当ZL等于Z0的时候，Γ等于0，意味着没有反射，信号全部被负载吸收。反过来，如果阻抗差得越大，反射就越严重。

阻抗不匹配的直观后果就是信号反射。反射信号叠加在原信号上，就会产生过冲、下冲、振铃这些现象。

过冲直接冲高器件的耐压阈值，多次累积下来Latch Up、栅穿这些问题就可能出现。下冲如果低于器件的输入低电平阈值，可能会触发错误的逻辑判断。

振铃的危害在于它会延长信号稳定的等待时间。对于低速信号来说，等几个纳秒无所谓，但到了Gbps级别的高速链路，这个等待时间可能就占用了大半个时钟周期，系统时序余量被严重压缩。

除了信号完整性问题，阻抗不匹配还会带来额外的EMI辐射。信号边沿的剧烈变化包含大量高频谐波，这些谐波通过不连续的阻抗点辐射出去，EMC测试没过也就不足为奇了。

搞清楚了原理，接下来就是怎么解决问题。阻抗匹配的手段不少，需要根据具体的应用场景来选择。

在源端串联一个电阻，让源端输出阻抗加上这个电阻等于传输线特性阻抗。适合单向信号，驱动能力足够的情况下效果不错。

在负载端并联一个电阻到地或电源，让负载阻抗等于特性阻抗。并联到地比较常见，但会持续消耗直流功率。

用两个电阻组成上拉和下拉的组合，实现阻抗匹配的同时减小直流功耗。兼顾了匹配效果和功耗问题。

在并联的基础上串联一个电容，阻断直流，只让交流信号通过。这样既能达到匹配效果，又不会消耗直流功率。

差分信号除了要保证P/N两根线各自的阻抗匹配，还需要关注共模阻抗。常见的做法是让每根线到地的阻抗为50欧姆，同时差分阻抗为100欧姆。串接的共模扼流圈可以有效抑制共模干扰，同时不影响差分信号的传输。

到了硬件设计层面，阻抗控制主要体现在叠层设计和走线规则上。影响传输线特性阻抗的因素主要有这么几个：走线宽度、走线铜厚、介质厚度、介电常数。

微带线的阻抗公式可以近似为：

Z0 ≈ (87 / √(εr + 1.41)) × ln(5.98H / (0.8W + T))

公式看着复杂，实际工程中不需要手动去算。现在很多PCB设计软件都集成了阻抗计算器，SI9000这样的专业工具用起来更方便。设计时只需要确定目标阻抗，然后反推走线宽度和叠层参数。

阻抗公差通常要求控制在±10%以内，关键高速信号甚至要做到±5%。PCB板厂在生产时会进行阻抗测试，确保出厂的板子符合设计要求。

并不是所有电路都需要做阻抗匹配。经验上来说，当信号上升沿的持续时间小于等于6倍传输线延迟时，就需要考虑阻抗匹配问题了。

换算成具体的数值，对于普通FR4板材（介电常数约4.2），信号传播速度大约是光速的一半。如果上升沿是1ns，往返时间就是1ns/layer左右，此时走线长度超过2.5cm就应该当作传输线来处理。

日常开发中，DDR内存、Serdes链路、USB3.0、PCIe等高速接口都是必须做阻抗控制的。普通GPIO、UART这类低速信号，就算走线长一点，不匹配也问题不大，没必要过度设计。

阻抗匹配本质上解决的是信号反射问题。高速电路里，传输线的特性阻抗不再是可有可无的参数，而是决定信号完整性好坏的关键因素。

理解反射系数的物理意义，掌握几种常见的匹配方法，在PCB设计阶段做好阻抗控制——做到这三点，高速信号的设计就不至于无从下手了。

当然，理论归理论，实际调试中还会遇到各种意想不到的问题。仿真工具用起来，板子回来后实测波形，对比一下仿真和实测的差距，经验就是这么一点点积累起来的。