上个月看一篇论文，看到个让我愣住的数据：三维多层片上电容的面积电容密度，突破了 1000 nF/mm²。

说实话，这个数字对于我们这些做 PCB 的人来说，有点抽象。换算一下。指甲盖大小（约 100 mm²）的地方，能集成 100 µF 的电容。这是什么概念？以前我们板子上放几十个 10 µF 的 MLCC，铺满一整面，加起来也就这个量级。

而现在，人家直接给你 "卷" 进芯片里了。

最近 AI 芯片厂商的动作也印证了这个趋势。英伟达 H100/B200 系列、AMD MI300X，这些千瓦级 AI 加速器，片上电容和封装内电容的密度都在往上涨。我有个在封装厂做研发的朋友说，现在给 AI 芯片做 PDN（电源分配网络）设计，片上电容的选型和摆放已经成了必修课。

这时候问题就来了。

我们板子上那些去耦电容，是不是快没活路了？

作为一个在 PCB 设计行业摸爬滚打多年的老兵，今天我想聊聊这个话题。不是为了制造焦虑，想帮大家理清楚：片上电容到底改变了什么，我们的去耦设计思路又该怎么调整。

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很多人听到 "片上电容"，第一反应是芯片内部的事，跟我没关系。

这话对了一半。片上电容确实在芯片内部，但它和封装、 PCB 板一起，构成了完整的 PDN 系统。我们做 PCB 设计的，如果不理解整个链路，很容易 "只见树木，不见森林"。

目前主流的片上电容技术有这么几种：

MIM 电容（金属-绝缘层-金属）：在后段工艺中堆叠金属层，中间夹着高 k 值绝缘层。电容密度能做到 15-40 nF/mm²，寄生小、高频特性好，是目前 AI 芯片的主流选择。

深沟槽电容（Deep Trench Capacitor）：在硅衬底上刻出深孔，填充高 k 材料。密度能到 300-500 nF/mm²，但工艺复杂、成本高，一般只用在最核心的 Core 电压域。

3D 多层陶瓷（3D MLC）：最近几年新出的方向，把多层陶瓷电容 "立" 在芯片里，这次突破 1000 nF/mm² 的就是这个技术路线。

密度对比一下：传统贴片陶瓷电容（0402/0603 的 10 µF MLCC），面积电容密度大概 100-200 nF/cm²，也就是 0.001-0.002 nF/mm²。差了 5-6 个数量级。

所以你看，片上电容的密度提升，确实是突破性的。

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这里有个背景要交代清楚，不然理解不了片上电容为什么会火。

你们知道现在 AI 芯片的功耗有多夸张吗？

2018 年的 V100，单卡 300W，已经让人觉得夸张了。2020 年的 A100，400W，大家还能接受。到 2022 年的 H100，700W，行业就开始讨论液冷了。现在最新的 B200，单卡 1000W，直接刷新认知。

芯片功耗增长的同时，负载瞬态（负载电流从 10% 跳到 90%）的速度也在变快。传统 CPU 的负载跳变时间在微秒级，而 AI 加速器的矩阵乘法单元，能在 几十纳秒 内把电流需求拉满。

这两个因素叠加。功率大、变化快。对 PDN 设计的挑战是巨大的。

PDN 的目标是什么？ 让芯片在需要电流的时候，电压不要掉太多。这个 "电压跌幅" 必须控制在规定范围内（通常 ±5%），否则芯片就会罢工。

而片上电容，离负载最近，寄生电感最小，正好填补了 "电流需求尖峰" 和 "板级供电响应" 之间的那个时间窗口。

所以片上电容的崛起，本质上是 AI 芯片的特殊需求催生的。它不是要取代板级电容，从系统层面优化 PDN。

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我看到过一些文章，标题党得很：《片上电容突破，板上电容将消失》。

怎么说呢，这种说法过于武断了。

板级电容的价值，依然无可替代。

为什么这么说？我们从频段来看。

去耦电容在 PDN 中的作用，按频段可以分成三层：

第一层：超低频（DC-1 MHz）。大容量储能

这个频段对应的是芯片的持续功耗。片上电容和封装电容的容量有限，不可能覆盖整个 DC 到 1 MHz 区间。真正扛起 "蓄水池" 作用的，是板上的 bulk 电容：大容量钽电容、铝电解电容、聚合物电容。

一个 1000W 的 AI 加速器板卡，DC 稳态电流可能高达 80A。片上那点电容，撑不了几微秒就没电了。

第二层：低中频（1-100 MHz）。瞬态响应

这是片上电容和板级电容 "分工协作" 的区间。片上电容响应最快，负责最前线的电流供应。但片上电容的容量毕竟有限，当片上电容 "放电" 的同时，板上的 MLCC（多层陶瓷电容） 需要接力供电。

这个频段的 MLCC 选型很讲究，容值、封装、ESR 都要匹配 PDN 仿真结果来选。我在之前的文章《电源纹波总调不下来？别再只换电容了！80%的问题出在PCB布局》里详细讲过，这里就不重复了。

第三层：高频（100 MHz - 1 GHz）。滤波与阻抗控制

这个频段主要靠 小封装 MLCC（0201、01005）和 封装内电容。片上电容由于工艺限制，高频特性不一定最优。所以 100 MHz 以上的去耦，板级设计依然不可少。

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聊到这里，我想起带学员做项目时的一个变化。

以前很多学员做去耦设计，思路是 "越多越好"：每个电源引脚旁边都怼几个电容，容量从大到小排着摆，恨不得把整板都铺满去耦电容。

这种做法有没有用？有。但效率很低。

我见过最夸张的一个板子，6 层板，电源层铺了 200 多个去耦电容。结果一仿真，高频阻抗还是超标。因为电容的摆放位置和回流路径没优化好。

去耦电容不是摆了就有用，是要在正确的位置、正确的频段发挥作用。

这几年我的设计思路有了几个转变：

第一个转变：从经验主义到仿真驱动。

以前我设计 PDN，靠的是经验值和参考设计。现在，PDN 仿真 成了标准流程。芯片厂商会提供目标阻抗曲线，我需要根据这个曲线来选电容、定数量、算位置。没有仿真支撑的设计，都是在 "盲狙"。

第二个转变：从数量思维到品质因数思维。

同样是 10 µF 的电容，不同品牌、不同封装、不同材质，ESR 和 ESL 差异很大。选错电容，放再多也没用。我现在更关注电容的 阻抗-频率曲线，看它在目标频段的表现，而不是单纯比容量。

第三个转变：从单打独斗到协同设计。

芯片内部、封装、 PCB 是一个整体。片上电容、封装内电容、板级电容，三级联动才能做好 PDN。我现在做设计，会主动和芯片厂商的 AE 沟通，了解片上 PDN 的特性，再确定板级去耦的策略。

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在学员群里，这个问题被问到的频率很高，我整理了几个典型问题：

Q1：片上电容密度越来越高，是不是以后 AI 板卡就不用放那么多 MLCC 了？

A：可以减少一部分，但不是全部。片上电容覆盖的是高频瞬态响应，板级 bulk 电容和中频 MLCC 依然必要。AI 芯片的功耗太大，没有板级储能支撑，光靠片上是扛不住的。

Q2：去耦电容的选型和摆放，有没有什么通用的准则？

A：没有绝对通用的准则，但有几个原则是通用的。

- 容量从大到小、封装从小到大排列（高频小电容最靠近芯片引脚）

- 关注电容的回流路径，回路电感要尽量小

- PDN 设计前先做仿真，没有仿真就不要盲目加电容

Q3：现在做 PCB 设计，需要学习 PDN 仿真吗？

A：挺建议学。电源完整性（PI）和信号完整性（SI）一样重要，已经是高速 PCB 设计的必备技能。学会用仿真工具分析 PDN，能帮你从 "凭感觉设计" 升级到 "有数据支撑设计"。

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说了这么多，回到最初的问题：PCB 去耦电容还能躺平吗？

我的答案很明确：不能。

片上电容的突破，确实改变了 PDN 设计的格局。板级去耦电容的角色，从 "绝对主力" 变成了 "系统协同"。我们设计的目标，也从 "越多越好" 变成了 "精准匹配"。

但这不意味着板级设计可以敷衍了事。Bulk 电容的储能、中频段的 MLCC 选型、高频电容的摆放。这些依然是 PCB 工程师的核心工作。只是要求更高了：你要理解整个 PDN 链路，要会用仿真工具，要从系统层面做设计。

技术永远在变，躺平从来不是选项。

与其焦虑，不如主动学习。把 PDN 仿真的能力补起来，把去耦设计的原理搞清楚，把参考设计吃透。这些才是 PCB 工程师在这个时代该做的事。

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你现在做去耦设计，还在靠经验来摆电容吗？还是已经用上 PDN 仿真工具了？

评论区聊聊你的做法，有问题也可以提出来，我们一起讨论。

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