走线等长是高速设计的基本功，但很多工程师发现，等长严格执行了，时序仿真依然报红。等长只是解决了飞行时间偏差，而时序违例的根源远不止这一个。

1、串扰才是隐形杀手

等长约束过严，走线被迫密集绕行，线间距缩小，串扰急剧上升。串扰带来的时序不确定性，在很多场景下远超走线不等长的影响。于博士的SI手记中明确指出：为了等长反复绕线，结果串扰风险失控，得不偿失。

2、飞行时间只是时序裕量的一部分

时序裕量的完整公式包含多项扣减：

Timing Margin = 孔径 - 飞行时间偏差 - 建立时间 - 时钟抖动 - 控制信号偏斜 - 串扰余量

等长只消掉了"飞行时间偏差"这一项。时钟抖动、ISI、串扰余量、建立保持时间裕量，任何一项不够，结果都是红。

3、反射和负载建模也会拖后腿

阻抗不连续点产生反射，改变信号实际到达时刻。仿真中若接收端负载建模不准确，或者端接电阻位置与实际不符，时序结果必然偏离。

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