AC耦合电容只是串在线上，为什么还能把高速信号搞坏？

PCIe、SerDes、SFP这类高速差分接口，经常会在TX端串AC耦合电容。

原理图上很简单：P、N两条线各串一个电容，数值也按照芯片手册选了。可到了PCB上，通道仿真或者实测TDR却在电容位置出现明显凹陷，眼图也比预期差。

这时候问题往往不在“100 nF选错了”，而在电容落到PCB以后，它已经变成了一个三维的阻抗不连续结构。

AC耦合电容的主要作用是隔断直流，让收发两端可以建立各自的共模偏置。对低频来说，电容阻抗较高；频率升高以后，它对信号逐渐表现得更像低阻通路。

但真实器件还有ESL、ESR，PCB上还有焊盘、颈缩、扇出和参考平面。高速边沿经过这里时，看到的不是理想电容符号，而是一整段几何结构。

如果差分线本来只有几mil宽，突然进入一个明显更宽的0603、0805焊盘，局部对参考平面的电容会增加，特性阻抗就可能往下掉。

所以TDR上经常看到的不是“电容断路”，而是在焊盘区域出现一段低阻抗凹陷。

图1：高速差分线上AC耦合电容区域的参考平面处理与焊盘结构，会直接改变局部电磁环境。

高速接口里常见0402，甚至0201，不只是为了省面积。

封装变小以后，焊盘也能做得更接近原走线宽度，局部几何变化更小；同时器件自身的寄生电感通常也更低。

这并不等于“越小越好”。真正原则是：在满足容量、耐压和制造能力的前提下，让电容封装与差分线几何尽可能连续。

如果一条100Ω差分线经过电容时必须大幅张开、突然变宽，再在另一边收回来，这个节点就应该被当成高速通道结构来处理，而不是普通贴片器件。

图2：高速接口AC耦合电容需要成对、对称布置，并控制焊盘与过孔的相对位置。

差分对最怕两条腿经历不同环境。

一颗电容比另一颗向前错几十mil，或者一边有过孔、一边没有；一边焊盘下面有完整参考平面，另一边刚好压在平面开槽边缘，都会让P、N的延时和阻抗出现差异。

这种差异除了产生Skew，还可能形成差模到共模转换。最后表现可能是眼图收缩、共模噪声上升，甚至EMI变差。

所以布局时，两颗AC电容最好成对放置、方向一致、前后走线展开一致，避免为了“摆得下”把其中一颗单独绕开。

有些高速设计指南会在AC耦合电容焊盘下做Ground Cutout，目的是减小焊盘对参考平面的附加电容，让局部阻抗抬回来。

但这不是一个所有接口、所有叠层都通用的规则。是否需要挖空，要看焊盘大小、介质厚度、线宽和频率范围。

公开的仿真资料显示，小封装配合合适的局部参考平面处理，可以降低反射；但也有实测案例表明，某些结构下挖地收益很小，甚至可能更差。

所以更稳妥的方法不是记一句“电容下面一定挖地”，而是把真实Footprint、Stackup和Cutout一起放进场求解器或通道仿真里比较。

图3：高速差分接口通常要求两颗AC耦合电容对称放置，并优先采用较小封装以减小寄生影响。

先看TDR：如果阻抗异常正好固定出现在AC电容位置，就已经把范围缩得很小。

再看版图：封装是不是太大？焊盘是否明显宽于走线？P/N是否真正镜像？是不是在电容旁边顺手换层？参考平面有没有突然切掉？

然后做一个很实用的仿真对比：保持整条通道不变，只替换0402/0603封装、改变焊盘长度，或者开关Ground Cutout，看S11、Insertion Loss和TDR变化。

如果只是换一个更合适的Footprint，反射就明显下降，就没必要继续去调整整段差分线宽。

一句工程判断：高速AC耦合电容不是“一个电容值”，而是通道里一个必须建模的互连结构。

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