凡亿问答 | verilog中.v文件和.h文件的区别
课程
直播
文章
问答
类目筛选
EDA设计
硬件技术
EDA仿真
嵌入式
IC设计
人工智能
考试认证
结构设计
其他
软喵酱メ
2022-07-10 02:30:03
1156
关注
verilog中.v文件和.h文件的区别
.h
.h
用于告诉别人你的程序是用来做什么,一般应包括一些宏定义和变量,函数声明。(强调:接口,功能)
.v
.v
文件是所有函数和变量的定义,用于告诉计算机,你的程序要做什么。
(强调:结构,实现)
verilog
0个回答
热门问答
夏了夏天
此用户很懒什么也没留下
关注
allegro 报错(SPMHAC-33): Cannot Add Via. Working Layers are not defined.
(SPMHAC-33): Cannot Add Via. Working Layers are not defined.(SPMHAC-33): Cannot Add Via. Working Layers are not defined. 本来好着,突然不能打孔了,又遇到这样的吗,
612
0
0
问答
凡亿问答
电子工程师
关注
是什么原因有人知道不
铺铜这个地方没有覆盖,也没有图形和文字阻碍是什么原因有人知道不
1432
0
1
问答
雨萌
此用户很懒什么也没留下
关注
为什么这里有两个Broken啊?
549
0
1
问答
我来回答
首页
0
0
0