时钟信号一旦扇出，阻抗失配带来的反射会让抖动飙升，系统随时可能失步。匹配不是选做题，而是必答题。

核心矛盾：一驱多，阻抗怎么配？

时钟缓冲器将一路时钟复制成多路，每路走线都是一条独立的传输线。特征阻抗单端50欧姆，差分100欧姆。若不匹配，反射叠加导致过冲、振铃，接收端阈值误触发，整个系统时钟树崩塌。

方案一：源端串联匹配（最常用）

在缓冲器输出引脚侧串联电阻Rs，满足公式：

R_out + R_s = Z0

R_out为缓冲器输出阻抗（典型10至30欧姆），Z0为走线特征阻抗50欧姆。常用22至33欧姆电阻。

优势：无直流功耗，抑制EMI，电路极简。反射波回流至源端被电阻吸收，彻底消除二次反射。

适用：点对点拓扑，一对一驱动接收端。

方案二：终端并联匹配

在接收端并联电阻Rt = Z0，信号抵达末端时能量被完全吸收，无反射。

RS485、CAN总线固定120欧姆即此原理。DDR时钟、PCIe等超高速信号也常用此方式。

代价：存在直流功耗，不适合电池供电场景。

方案三：RC端接（时钟专用）

并联电阻加串联电容，电阻匹配阻抗，电容隔直通交。无直流功耗，交流功耗极小。

ADI公司明确推荐用于时钟分配器件的输出端接。电容典型值0.1微法，但需注意容值过大会拖缓上升沿，引发数据误码。

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