本文概述
PCB串扰是相邻走线之间通过电场和磁场耦合产生的信号干扰，是高速PCB设计中必须面对的核心问题之一。串扰分为容性耦合和感性耦合两种机制，表现为近端串扰和远端串扰两种形式。抑制串扰的方法包括增加走线间距、减小介质层厚度、缩短平行长度、走内层带状线、地线屏蔽、降低边沿速率和使用差分信号等，实际设计中需要根据信号速率、布线密度和成本约束综合选择。
核心要点速览
串扰两种耦合机制：容性耦合（电场）、感性耦合（磁场）
串扰两种表现形式：近端串扰NEXT、远端串扰FEXT
3W原则：走线中心间距3倍线宽时，串扰大约降低到百分之一以下
带状线远端串扰远小于微带线，因为容性和感性部分抵消
串扰随间距增大而减小，随平行长度增加而增大（近端有饱和）
一、面试官考察点
容性和感性耦合
实际的布线规则
微带线和带状线的差异
二、回答思路
第一部分：串扰产生的机理
串扰本质上是两条相邻走线之间的电磁耦合。一条走线上的信号变化，通过电场和磁场影响到旁边的走线，在被干扰线上产生噪声电压。具体有两种耦合方式：
容性耦合（电场耦合）
两条走线靠得很近，它们之间存在寄生电容。当干扰线上的电压变化时，通过这个耦合电容在被干扰线上感应出电流，转化为电压噪声。容性耦合的大小跟线间电容成正比，跟信号边沿速率成正比。上升沿越陡，高频分量越丰富，容性耦合越严重。
电场 dV/dt 互电容感性耦合（磁场耦合）
走线上的电流变化产生变化的磁场，这个变化的磁场穿过相邻的走线回路，在被干扰线上感应出电压。感性耦合的大小跟互感成正比，跟信号电流的变化率成正比。电流越大、上升沿越陡，感性耦合越强。
磁场 dI/dt 互感在有完整参考平面的PCB走线中，容性耦合和感性耦合通常是同时存在的。具体哪个占主导，要看走线结构：微带线（表层走线）因为上面是空气下面是介质，电场分布不对称，容性和感性耦合的贡献不相等；带状线（内层走线）上下都是介质，结构对称，两种耦合的远端分量会相互抵消，所以带状线的远端串扰很小。
近端串扰和远端串扰
在信号发送端出现
幅值有饱和长度
脉宽约2倍上升时间
在信号接收端出现
随长度线性增加
微带线明显、带状线小
3W间距下约1%-5%
5W间距下约0.5%-1%
具体要看结构和材料
第二部分：串扰的抑制方法
实际项目中减少串扰，我一般从这几个方面入手，按效果和优先级排序：
增加走线间距
这是最直接也最有效的方法。串扰大致跟间距的平方成反比，间距大一倍，串扰降到约四分之一。常用的3W原则就是说，走线中心间距达到3倍线宽时，大部分电场磁场都被限制在走线下方，对相邻线的串扰大约在百分之一以下。当然3W只是经验值，具体要看设计要求，高速信号可能需要5W甚至更大。
减小走线到参考平面的距离
走线离参考平面越近，信号的电场和磁场越集中在走线和平面之间，往外扩散的部分就越少，自然相邻线之间的串扰就越小。这也是为什么薄介质层的叠层串扰性能更好。但太薄的介质也有限制，比如加工难度和阻抗控制的线宽要求，需要平衡。
缩短平行走线长度
串扰跟平行耦合的长度有关系，平行越长串扰越大。设计时要尽量避免两条高速信号长距离平行走，可以通过换层、换区域来打散平行段。对于近端串扰，当平行长度超过饱和长度后，串扰幅度不再增加，但脉冲宽度会增加；远端串扰则是随长度线性增加的。
高速信号走内层带状线
带状线结构上下都有参考平面，电场和磁场都被限制在两个平面之间，对外的耦合比微带线小很多。而且带状线的远端串扰因为容性和感性耦合方向相反，会相互抵消大部分，所以远端串扰远小于微带线。高速信号优先走内层，就是这个原因。
加地线做屏蔽
在两条敏感信号之间加一条地线，可以起到屏蔽作用，把电场和磁场隔开。但要注意屏蔽线必须两端都接地，而且中间要多打接地过孔，否则屏蔽效果大打折扣。如果空间允许，用整个地平面做屏蔽比单条地线效果好得多。
降低信号边沿速率
串扰是dV/dt和dI/dt引起的，边沿越陡，高频分量越多，串扰越严重。在满足时序要求的前提下，适当放慢信号边沿，可以有效降低串扰和EMI。很多高速芯片都有边沿速率控制的引脚或者寄存器配置。但这一点要注意，不能为了降串扰而放慢到影响时序裕量。
使用差分信号
差分信号的两条线紧密耦合，对外的电磁场相互抵消，所以对其他线的串扰小；同时差分信号接收的是差值，受到的共模串扰也会被抵消，抗干扰能力强。所以高速接口像USB、PCIe、以太网都用差分信号。但要注意差分对内的间距要保持一致，否则会转成共模噪声。
三、追问环节
追问1：3W原则是什么？所有情况都适用吗？
3W原则是指两条走线的中心间距至少是线宽的3倍，这时候大约百分之七十的电场磁场被限制在走线下方3W范围内，对相邻线的串扰相对较小。这个原则最早是IBM提出的一个经验法则，方便记忆和使用。
但3W不是万能的，也不是所有情况都适用。第一，它适用于微带线结构，带状线情况不一样；第二，它是针对50欧姆阻抗的典型FR4板材来说的，板材不同或者阻抗不同，结果会有差异；第三，3W对应的串扰水平大约是百分之一左右，如果设计要求串扰更低，比如千分之五，那就要用5W甚至更大的间距。实际设计中，最好用仿真工具根据具体叠层和信号参数算一下，而不是死套3W。
追问2：为什么带状线的远端串扰比微带线小？
这是因为串扰包含容性耦合和感性耦合两部分，这两部分在远端的极性不一样。容性耦合在被干扰线上产生的远端噪声和近端噪声都是正极性的；感性耦合产生的远端噪声是负极性的，近端是正极性的。
在带状线中，信号周围是均匀的介质，容性耦合和感性耦合的远端分量大小差不多相等、极性相反，所以会相互抵消，远端串扰就很小。而微带线上面是空气下面是FR4，介质不均匀，两种耦合的远端分量大小不相等，不能完全抵消，就会有明显的远端串扰。这也是为什么高速信号尽量走内层带状线的原因之一。
追问3：两根线交叉的时候有没有串扰？
两根线交叉时也有串扰，但比平行走线小得多。因为交叉的地方只有一个点，耦合长度非常短，耦合的能量很小。通常只有在信号速率非常高、交叉点处的寄生参数影响比较明显的时候才需要关注。
交叉时还有一个注意点：如果是不同层的走线交叉，最好是正交交叉，也就是90度交叉，这样耦合面积最小，串扰最小。如果斜着交叉，耦合面积大一些，串扰也会大一点。当然实际设计中这个影响通常比平行走线小一个数量级以上，一般作为次要因素考虑。
追问4：串扰在仿真里怎么验证？
串扰仿真一般用专门的信号完整性仿真软件，比如Cadence Sigrity、Keysight ADS或者Ansys SIwave。基本步骤是：先导入PCB文件或者建立走线模型，设置叠层和材料参数，然后在干扰线的一端加激励信号，另一端端接，在被干扰线的两端分别看近端和远端的电压波形，算出串扰的幅度。
仿真的时候要注意几个点：第一，叠层参数要准确，介质厚度和介电常数对串扰影响很大；第二，要考虑过孔的影响，过孔处的寄生参数也会产生串扰；第三，激励信号的上升沿要按实际情况设置，不能太理想化，否则结果偏乐观。仿真完了最好跟实测对比，校准模型。
四、失分表达
五、准备动作
近端远端的差异
讲怎么发现和解决的
知道基本的串扰仿真流程
面试官你好，关于PCB串扰的机理和抑制方法，以上是我的理解和实践经验
你想深入了解串扰的哪个方面？我可以继续展开。
