FPGA IO电平标准由所在Bank的VCCO决定：LVCMOS是单端3.3/2.5/1.8/1.2V，LVDS是低摆幅差分高速，HSTL是存储接口标准。选标准先看对端器件电平，再看速率和功耗，端接按标准要求做，PCB上注意同组Bank VCCO一致。
本文概述
FPGA和外部器件对接，IO电平标准是基础但容易出错的点。面试官问这个，听的是你懂不懂Bank电平怎么决定可用标准、LVCMOS/LVDS/HSTL分别用在什么场合、端接电阻怎么放、以及电平不匹配会怎样。本文从FPGA IO结构讲起，覆盖Bank与VCCO、常见标准对比、LVDS差分对、端接（串行/并行/DDR）、以及电平不匹配后果，强调按对端器件数据手册选，不套固定值。
核心要点
FPGA IO按Bank分组，每个Bank的VCCO决定该组可用电平标准
LVCMOS：单端，3.3/2.5/1.8/1.2V，普通GPIO/低速接口
LVDS：差分、低摆幅（~350mV）、高速（几百Mbps~Gbps），LCD/SerDes/高速数据
HSTL：存储接口电平（1.5V/1.8V），DDR/QDR存储器用
端接：串联端接源端、并联端接在接收端，按信号速率和标准选
同Bank VCCO必须一致，不同Bank可不同电平
面试官考察点
考察点拆解
面试官问FPGA IO，重点考察：第一，Bank和VCCO怎么决定可用标准；第二，LVCMOS/LVDS/HSTL区别和应用；第三，端接怎么放；第四，电平不匹配后果。
追问方向：LVDS为什么快、端接放哪里、DDR用什么标准、电平不匹配会怎样。
回答思路
答题主线
建议按"IO结构Bank → 常见标准对比 → 端接 → 不匹配后果"来答。
先讲Bank和VCCO：IO分组供电。
讲三种标准对比：单端/差分/存储。
讲端接。
讲不匹配后果。
参考回答
我先讲FPGA IO的Bank结构，再讲常见电平标准。
第一，Bank和VCCO。FPGA的IO引脚按Bank分组（如Xilinx 96个一组、Intel按组），每个Bank有一个VCCO供电引脚。同一Bank内所有IO共用VCCO，决定这一组IO能输出什么电平。比如VCCO=3.3V，这组Bank只能做3.3V LVCMOS；VCCO=1.8V，做1.8V LVCMOS或HSTL_18。不同Bank可以不同VCCO，所以FPGA能同时对接3.3V传感器和1.8V DDR。
第二，常见电平标准对比。
| 标准 | 类型 | 电平 | 应用 |
|---|---|---|---|
| LVCMOS33/25/18/12 | 单端 | 3.3/2.5/1.8/1.2V | GPIO、UART/SPI/I2C、低速并行 |
| LVDS | 差分 | ~350mV摆幅 | 高速数据（几百Mbps~Gbps）、LCD、视频 |
| HSTL_18/15 | 单端参考 | 1.8V/1.5V参考VREF | DDR/DDR2/QDR存储器接口 |
| SSTL | 单端参考 | 3.3V/2.5V | DDR/DDR2存储器 |
第三，LVDS为什么快。LVDS用一对差分线，逻辑由两线电压差决定（+350mV=0，-350mV=1），摆幅小、边沿快、抗共模噪声强，所以速率高。PCB上差分对要等长、100Ω差分阻抗。
第四，端接怎么放。
串联端接（源端）：在FPGA输出脚串一个电阻（一般22~33Ω），和走线阻抗匹配，反射回源端被吸收。普通单端低速信号常用；
并联端接（接收端）：在接收端并到地/VTT，高速DDR/HSTL常用；
具体端接方式按信号速率、协议要求和IBIS仿真结果，不能随便加。
第五，电平不匹配后果。
FPGA输出3.3V到1.8V器件：可能烧坏对端IO，或对端识别错误；
对端1.8V输出到3.3V FPGA：高电平不够，FPGA识别为低，通信失败；
解决：选相同VCCO的Bank对接，或加电平转换芯片。
第六，IBIS和约束。高速IO（LVDS、DDR）要写XDC/SDC约束（电平标准、IO分配、时序），并按板厂阻抗要求做PCB差分阻抗和等长。
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