很多模拟电路在仿真里输出很干净，接上长线、ADC输入电容或大电容后却出现振铃甚至自激。面试官问“运放为什么怕容性负载”，真正考察的是闭环稳定性：额外极点怎样吃掉相位裕量，以及你会用什么手段验证。
先看三个稳定性指标
相位裕量
闭环交越频率处离-180°还有多少余量。工程上更大的相位裕量通常意味着更小的振铃，但响应也可能更慢。
容性负载
运放输出阻抗与负载电容会形成额外极点，使相位继续滞后，可能把系统推向不稳定。
阶跃响应
实际调试时很直观：明显过冲、持续衰减振铃甚至周期振荡，都提示稳定性裕量不足。
工程上怎么处理
先看器件手册
确认运放是否标注“unity-gain stable”、允许的负载电容、推荐隔离电阻和典型相位裕量。
再看输出端网络
串联隔离电阻可以把大电容与运放输出端部分隔开；有些场景还会使用RC snubber或反馈补偿。
最后用波形验证
用小幅阶跃测试观察过冲和振铃，同时确保测试探头本身没有给输出端再增加太多电容。
面试参考回答
我会先确认运放的稳定增益范围和数据手册对容性负载的要求。容性负载与运放输出阻抗形成额外极点后，会降低环路相位裕量，所以有些电路在空载正常，接线缆或ADC输入后就开始振铃。我通常先用Bode图或仿真判断环路裕量，再通过输出端小电阻隔离电容负载，并用阶跃响应验证。隔离电阻不能凭经验随便放很大，还要看带宽、建立时间和负载端压降。
继续追问
相位裕量和过冲之间是什么关系？
为什么串联隔离电阻能改善容性负载稳定性？
“unity-gain stable”是不是代表接任何电容都不会振荡？
示波器探头为什么也可能改变稳定性测试结果？
常见误区
把所有振铃都归结为PCB走线太长。
只会说“串个50Ω电阻”但说不出作用机理。
只看频域仿真，不用实际阶跃波形验证。
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