在PCB设计中，电源网络并不是把电源引脚连接起来就算完成。随着芯片工作频率提升、供电电压降低和瞬态电流增大，电源网络的压降、纹波、寄生电感和回流路径都会影响系统稳定性。电源设计不合理，可能导致处理器复位、通信异常、采样噪声增加或高速接口误码

PCB培训不能只停留在把网络连接完成。随着接口速率提高、器件边沿变快和板卡尺寸缩小，PCB Layout会直接影响信号完整性、电源稳定性、电磁兼容性和产品可靠性。即使电路原理图正确，如果叠层、回流路径、去耦或关键走线处理不合理，板卡仍可能出

功放一上电就自激，输出频谱上一堆杂散，功率读数飘来飘去，机器差点烧掉。偏置电路的电阻电容查了三遍，换了几个管子还是老样子。这类问题在功放调试里很常见，真正的问题往往不在偏置本身，而藏在反馈回路、供电去耦和接地里。先搞清楚自激的根在哪功放自激

很多工程师在PI仿真时面对一个灵魂拷问——电容加到多少个才算够？答案不是拍脑袋，而是让仿真告诉你。1、纹波从哪来？芯片输出级的MOS管在切换瞬间，上下管会短暂同时导通，产生30到100mA的尖峰电流。这股电流撞上电源线的寄生电感，电压就被拉

电源入口加了磁珠，本以为高枕无忧，结果信号线上噪声反而更大了。问题不在磁珠，而在你忽略了它和电容之间的那场"共振"。1、凶手是LC谐振磁珠不是纯电阻。它的等效电路是电感L和电阻R串联。当你在磁珠后面放了一颗去耦电容，恭喜，一个LC谐振电路就

很多工程师认为，去耦电容贴着芯片管脚放就万事大吉。现实却狠狠打脸——辐射照样超标。问题出在哪？一、距离近，不等于寄生电感小电容离芯片管脚物理距离短，但如果接地过孔绕了远路，寄生电感照样很大。根据参考数据，自由空间导线电感约每英寸1nH。4英

做过射频功放的人，大概都经历过这种崩溃时刻——电路一上电，输出波形就自己"嗨"起来了，频谱仪上一堆不该有的杂散，信号完全不是你要的样子。自激，功放调试里最让人头疼的问题之一。很多人一碰到自激，就开始疯狂调偏置、换电源去耦电容、甚至怀疑负载匹

用手一摸就活，松开就挂。这不是玄学，是你的板子在求救。1、人体到底干了什么？人体是一个约100pF的电容，同时对大地有寄生耦合。你的手一放上去，相当于给电路并联了一个去耦电容，同时给浮空节点提供了参考地。原本振荡的电路被压住了，原本悬空的引

板子带电插拔，瞬间浪涌可达正常电流的十倍。不做预充电和浪涌抑制，接口芯片分分钟烧毁。1、热插拔的核心矛盾插头插入瞬间，电源引脚先于信号引脚接触。几十纳秒内，去耦电容被瞬间灌满，产生巨大浪涌电流。这个过程不控制，连接器触点都会烧蚀。2、预充电

数字电路中，同步开关噪声（SSN）是电源纹波飙升的元凶。当大量输出驱动器同时翻转，瞬态电流在电源平面激起剧烈电压波动，轻则逻辑误判，重则系统崩溃。去耦电容的布局，绝非随意摆放，而是有公式可循的系统工程。一、SSN为何让纹波失控当芯片I/O同

说起来，电路板上最常见的元件是什么？电阻、电容、三极管。要说谁的用量最大，电容绝对排第一——随便一块板子，少则几十个，多则几百个。这里面有一大半都是去耦电容。但我发现一个特别有意思的现象：很多工程师画原理图的时候，对去耦电容的位置还挺讲究的

上周五晚上十点，我蹲在实验室盯着一块刚回流的Buck电路板，示波器上那该死的纹波怎么都压不下去。12V输入，5V输出，理论上稳稳当当的电源，纹波愣是飙到了80mV。我第一反应是电容不够。于是一通操作猛如虎，又并上去3个0.1μF、2个10μ

STM32功能强大，但硬件层面的细节若忽视，轻则通信异常，重则芯片烧毁。这份清单，是无数踩坑后的硬经验。电源：一切的根基每组VDD、VSS管脚间必须并联100nF去耦电容，尽量靠近管脚。VDDA与VSSA之间额外加10uF和10nF两颗电容