最近两天经常看到Chiplet这个词，以为是什么新技术呢，google一下这不就是几年前都在提的先进封装吗。最近资本市场带动了芯片投资市场，和chiplet有关的公司身价直接飞天。带着好奇今天扒一扒chiplet是什么：

        Chiplet的概念其实很简单，就是硅片级别的重用。从系统端出发，首先将复杂功能进行分解，然后开发出多种具有单一特定功能、可相互进行模块化组装的裸芯片，如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个Chiplet的芯片网络。

        chiplet就是把不同功能的裸芯片，也就是常说的Die，通过某些渠道或者介质对接封装起来，也就是Die-to-Die的技术。

   常规的半导体芯片一般都是2D平面工艺，一层膜，一层图案，一层介质实现特定功能，最终形成具备一些功能的芯片。后来芯片为了实现集成度更高，就会在一个Die上设计多个模块功能，有负责计算的部分，通常是数字电路，也要设计负责I/O的部分，通常是模拟电路。这些模块都在同一片die上面设计好，因此芯片面积都比较大。同时为了追求芯片性能，大家都想采用先进制程，5nm、3nm、1nm，越小越好。但是越小制程难度越大，成本太高，再加上美国作梗，不是所有人都可以用得上5nm。

   其实对于芯片，数字电路采用先进制程可以明显提高运算性能，但是模拟电路采用先进制程性能提升并不大，有点浪费。

   因此就可以想，把本来一个大的die，切割成两块或者多块。数字电路部分采用新制程，模拟电路采用老制程，这样既简化了设计步骤，又提高了先进制程的利用率，I/O模块也更经济。

     另外采用chiplet降低了单位面积内的芯片设计量，可以适当减少芯片集成度，我的理解是采用14nm的工艺制程说不定可以干5nm的事情。

        明白了为什么采用chiplet，但是如何用chiplet，就需要die和die之间的互联了。和我们做电路一样的，芯片之间的互联也需要协议，特别是对于这种先进封装，并没有行业规定，每个芯片厂家设计的金属对接口位置可能都不同，因此急需一个标准的出台。        

       2022年三月份出现的UCIe， 即Universal Chiplet Interconnect Express，是Intel、AMD、ARM、高通、三星、台积电、日月光、Google Cloud、Meta和微软等公司联合推出的Die-to-Die互连标准，其主要目的是统一Chiplet（芯粒）之间的互连接口标准，打造一个开放性的Chiplet生态系统。UCIe在解决Chiplet标准化方面具有划时代意义。

             到目前为止，已经成功商用的Die-to-Die互连接口协议多达十几种，主要分为串行接口协议和并行接口协议。比较而言，串行接口一般延迟比较大，而并行接口可以做到更低延迟，但也会消耗更多的Die-to-Die互连管脚；而且因为要尽量保证多组管脚之间延迟的一致，所以每个管脚不易做到高速率。

      UCIe 成员分为三个级别：发起人、贡献者和采用者。发起人由董事会组成并具有领导作用。贡献者和发起者公司可以参与工作组，而采用者只能看到最终规范并获得知识产权保护。

贡献者成员名单如下：

董事会成员有：

   但是chiplet也有一些难度，切成小die之后的封装工作会加倍，精度和具体工艺都需要更精密的仪器设备来保证，估计又会被欧美日国家把控着。

    做成芯片后的测试和原有芯片均不同，叠加后的芯片就像一个黑匣子一样，不容易查找测试异常。

    另外EDA设计软件也要跟上，国内的设计软件目前很难做好这一块的。

 不过对于国内半导体行业也是机遇，毕竟卡脖子问题不解决，也不能做先进制程，不能闲着不是。