Sigrity是高速PCB信号/电源完整性仿真的核心工具，新手常常因操作细节十五导致仿真失效，因此本文将提炼18个具体可执行的避坑要点，拒绝模糊表述，直接给出可落地的操作指南，以供小伙伴们参考。

文件格式统一：将Allegro PCB文件转换为SPD格式，避免brd格式直接导入导致的层堆叠错误或网络丢失。

叠层参数校准：在Stackup Manager中精确核对介质层厚度、铜箔厚度及介电常数（如FR4的Dk=4.2-4.5），确保与板材厂商参数一致。

网格密度控制：设置Mesh边缘长度≤1mm，过大网格会导致信号完整性分析误差，过小则增加计算时间。

Special Void调优：将Special Void值设为0.1mm，越小越能捕捉微小结构对阻抗的影响。

端口位置精准：差分对Port需成对设置在信号路径起点/终点，如GMSL输入的Port1必须位于连接器接口Top层。

差分线分段处理：若存在电容/共模电感，需分段仿真并通过ADS级联结果，避免单次仿真忽略寄生参数。

电热耦合验证：在PowerDC模块启用“电热混合仿真”，添加散热片模型，反映实际热效应对阻抗的影响。

频率范围裁剪：根据设计需求设置仿真频段（如DDR4关注1GHz内，5G PA关注6GHz），避免全频段扫描浪费资源。

多线程加速：在Options中启用多线程仿真，设置线程数为CPU核心数-1，提升大板仿真效率。

PDN健康检查：用System Explorer验证电源分配网络阻抗是否满足负载要求，重点关注100kHz-500MHz频段目标阻抗。

去耦电容优化：通过OptimizePI工具筛选电容组合，优先选择自谐振频率高于工作频段的型号（如100MHz用10μF/10nF并联）。

复杂结构提取：对BGA封装的过孔或高频模块，采用3D-EM全波提取生成精确S参数模型。

同步噪声扫描：使用System Explorer对同步开关噪声（SSN）进行时域仿真，捕捉地弹引起的信号抖动。

DDR时序校准：在System SI模块进行DDR信号时序分析，确保Setup/Hold时间余量≥设计规范。

区域切割策略：大板仿真时用“切割工具”选取关键区域（如CPU周围10cm×10cm），减少无效计算区域。

切割预览验证：切割前使用“Preview”功能确认多边形边界覆盖目标网络，避免误切关键走线。

VRM参数适配：根据电源模块类型设置参数——SMPS需添加开关频率，LDO需设置输出阻抗≤0.1Ω。

报告自动生成：仿真完成后导出包含阻抗曲线、噪声波形的PDF报告，便于后续对比设计变更。

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