是否真正理解建立时间和保持时间的物理意义，还是只会背公式？能否从电路原理层面解释为什么需要这两个时间。

能不能分析一条路径的时序裕量，公式推导是否正确，时钟偏斜对建立和保持的影响是否能说清楚。

是否知道常用的时序约束命令，分别在什么场景下用，反映实际FPGA开发经验。

遇到时序违例怎么分析原因、怎么优化，这是项目中最常遇到的实际问题。

建立时间违例是最常见的时序问题，优化思路是减小数据路径延迟或增加可用时间。具体方法：降低时钟频率（最简单但不总可行）；优化组合逻辑，插入流水线寄存器拆分长路径；调整综合选项（如retiming、register duplication、resource sharing关闭）；优化布局布线（让相关逻辑放得更近、用更快的布线资源）；用更快的速度等级的器件；加时序例外约束（确认是不是真的需要检查，有些路径是伪路径或多周期路径）。实际项目中优先从代码和结构层面优化，比如把长if-else改成pipeline，比布局布线层面的调整效果更显著。

保持时间违例通常发生在数据路径太短的情况，需要增加数据路径的延迟。优化方法：在数据路径上插入延迟单元（如缓冲器链、LUT延迟）；增加组合逻辑级数；调整布局让两个触发器离得更远（与建立时间优化相反）。保持时间违例和建立时间违例的优化方向有时候是矛盾的：加延迟能修保持但可能恶化建立，所以要综合考虑。一般来说，FPGA设计中建立时间违例更多见，保持时间违例主要出现在非常短的路径或时钟偏斜较大的情况下。

亚稳态是触发器的输出在一段时间内处于不确定的电平状态，既不是高也不是低，通常发生在数据和时钟沿太接近、不满足建立/保持时间的时候。跨时钟域传输是亚稳态的高发场景。常用处理方法：单比特信号用两级或三级同步器打拍；多比特数据用异步FIFO或握手协议；格雷码编码（用于跨时钟域的计数器，每次只变一位）；DMUX同步器（控制信号同步后再选通数据）。同步器只能降低亚稳态传播的概率，不能完全消除，所以同步器级数越多、留给亚稳态的恢复时间越长，平均无故障时间越长。

伪路径是完全不做时序检查的路径，工具不会分析也不会去优化它的时序，适用于永远不会被同一边沿触发的路径（如跨异步时钟域的路径、复位路径）。多周期路径是仍然要做时序检查，但允许数据经过N个时钟周期才到达目的地，工具会按N倍周期来计算裕量，适用于数据变化慢、不需要每个周期都更新的路径（如慢速计数器的输出、串行配置寄存器）。两者都能降低工具的时序压力，但适用场景不同：数据确实不相关用伪路径，数据相关但允许慢几拍用多周期。