很多初学者看到LUT只用了40%、FF只用了30%，就认为器件资源很充裕，时序应该轻松通过。但FPGA时序真正受制于逻辑深度、布线距离、扇出、专用资源位置和局部拥塞，平均利用率并不能代表关键路径附近的实际压力。
资源够不等于路径短
先看关键路径组成
把报告里的Cell Delay和Route Delay分开看。逻辑级数太深和布线过长，对应的优化方法完全不同。
再看资源位置
BRAM、DSP、GT等专用资源位置固定。如果数据通路横跨芯片，哪怕总体利用率很低，路由延迟仍可能很大。
检查局部拥塞和高扇出
复位、使能、大总线Mux等网络可能形成高扇出；某一区域资源被集中使用也会让布线绕行。
最后才考虑Floorplan约束
Pblock/区域约束可以帮助集中相关模块，但过度约束也可能把工具的优化空间锁死。
面试回答示例
我不会用总体资源利用率判断时序难度。我会先看最差路径报告，区分逻辑延迟和路由延迟，再看路径两端是否跨越较远区域、是否经过BRAM/DSP等固定资源。如果Route Delay占比高，我会检查布局拥塞、高扇出和跨区域连接；如果Logic Delay高，则考虑流水线和逻辑重构。必要时再做区域约束，但会用多轮实现结果验证，而不是一上来就手工锁位置。
继续追问
Route Delay很高时优先检查什么？
为什么BRAM/DSP的位置会影响时序？
流水线为什么能改善长组合路径？
Pblock约束为什么有时反而让时序变差？
常见错误
只报“LUT利用率不高，所以器件够用”。
看到时序不过就盲目提高综合优化等级。
过度使用位置约束，把布局器锁死。
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