这考察FPGA时钟架构与时序分析基础，重点并不是背某个器件原语名字，而是知道时钟关系和有效工作条件。
面试官这样问
板上给FPGA一个50MHz参考时钟，内部逻辑需要100MHz和25MHz。面试官问怎么产生、为什么要等待lock，以及为什么不能只约束原始时钟？
参考回答｜先讲结论
一般使用芯片提供的PLL/MMCM等专用时钟管理资源进行倍频、分频和相位调整，并通过专用全局时钟网络分发。复位或启动阶段应结合锁定状态与数据路径要求决定何时允许业务逻辑运行。对输入时钟及派生时钟的约束必须让时序工具正确识别周期、相位与时钟关系，不能认为生成成功就自动满足时序。
核心原理，面试官真正要听的
PLL利用反馈调节相位和频率，内部可能采用预分频、反馈倍频和输出分频得到多个相关时钟。FPGA里的实际PLL/MMCM还受到输入频率范围、VCO工作范围、抖动与输出配置限制。时序分析需要知道时钟在哪个输入端、经过何种时钟管理资源、到达哪些寄存器，以及不同域是否同步。
工程现场怎样检查与回答
STEP 01
核查芯片时钟资源规格，确认参考时钟频率、输入抖动和目标输出都位于器件允许范围。
STEP 02
通过器件IP或原语生成目标时钟，检查锁定信号及上电、重配置过程，避免锁定前业务模块误工作。
STEP 03
建立输入时钟约束，并确认工具识别派生时钟；对未自动推导的场景正确使用generated clock等约束。
STEP 04
检查跨时钟域路径和异步复位释放，不要把所有不同频率时钟都简单声明成异步或一概当成同步。
容易踩的坑
PLL的lock不是“所有时序路径都已满足”的证明；频率正确也不意味着setup/hold、CDC与复位释放都没有风险。
追问练习
两个时钟都由同一个PLL生成，就一定不需要CDC处理吗？不一定，必须判断时钟的确定相位关系、约束、时钟树和数据跨域协议；有些多时钟路径仍需专门处理。
