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公司名片FPGA里PLL/MMCM用来做什么？生成了时钟为什么仍要写时序约束？
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2026-10-31 15:43:49
高速PCB和信号完整性面试最常见的一个误区，是把数字信号只当成某个重复频率的正弦波。
面试官这样问
两颗器件的信号频率都为100MHz，其中一颗输出边沿200ps，另一颗2ns。面试官问：PCB走线设计能按同一个100MHz标准处理吗？
参考回答｜先讲结论
不能只按100MHz判断。数字信号的高频能量与上升、下降时间密切相关，边沿越快，对互连阻抗连续性、参考面、过孔及端接更敏感。判断一根线是否需要作为传输线处理，要比较信号边沿时间与互连的传播延时，而不是只根据逻辑翻转频率。
核心原理，面试官真正要听的
常见单极点近似中，边沿有效频谱宽度可用0.35/tr作为量级参考，但实际矩形波含多个谐波，并受驱动阻抗、负载、电介质损耗和连接结构影响。反射由传输线的阻抗不连续引起，快速边沿在同一段线上的反射更容易表现为过冲、下冲或振铃。工程分析必须结合实际模型而不是孤立使用一个经验公式。
工程现场怎样检查与回答
STEP 01
取得芯片驱动模型或数据手册的输出上升时间、负载条件，以及PCB叠层、走线长度与传播速度。
STEP 02
比较走线单程延时与边沿时间，排查连接器、换层过孔、分支和不连续参考面等明显不连续点。
STEP 03
在仿真中使用合适的IBIS/SPICE驱动与负载、端接和真实互连参数，观察接收端波形、过冲、时序和眼图裕量。
STEP 04
实测时使用带宽足够的示波器和低电感探测接法，避免探头接地引线把测量结果本身变成振铃来源。
容易踩的坑
“频率低于200MHz就一定不用控阻抗”和“走线越短就完全没有反射”都不成立；边沿时间、传播延迟与阻抗变化才是关键。
追问练习
串联端接电阻通常放在哪一端？常用于源端，并应依据驱动输出阻抗和传输线阻抗共同估算；不是简单地每根高速线都放一个33Ω。
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