网表的生成

（1）选择原理图的根目录，执行菜单命令【Tools】→【Create Netlist】，或者直接单击快捷图标，调出生成网表的界面，如图3-104所示。

（2）在弹出的“Create Netlist”对话框中选择“PCB”选项卡，生成Cadence Allegro的第一方网表，如图3-105所示。

                                            图3-104  产生网表界面                                        图3-105  “Create Netlist”对话框

（3）输入Cadence Allegro第一方网表时注意下面几个地方：

需要勾选“Create PCB Editor Netlist”才会生成网表。

        下面的“Nestlist Files”栏是输出网表的存储路径，不进行更改的话，在原理图存放目录下会自动产生“allegro”的文件夹，里面就是输出的网表内容。

（4）单击右侧的“Setup”按钮，勾选图3-106中的“Ignore Electrical Constraints”选项，则忽略原理图中所添加的规则。

图3-106  输出网表设置示意图